高速PCB设计系列基础知识51

本期讲解的是PCB设计中特殊信号线的处理知识。

1.时钟线：

特点：时钟信号传输0101……的激励信号，用来触发和锁存数据，地址，控制等信号，应遵循以下设计要求：

（1）建议时钟线应优先内层布线，无特殊情况，控制表层走线小于500mil。

（2）时钟线以电源，GND为参考平面时，参考平面必须完整，时钟线不跨分割，如跨分割需要在跨分割处桥接处理。

（3）晶振及时钟驱动电路表层，除Fanout外，不得有其它布线。

（4）时钟，复位，中断，按3W布线原则

（5）建议时钟信号换层，且回流参考平面也改变时，如查参考平面的改变分布在不同层的GND平面，在时钟信号换层孔旁布一个接地过孔。如果参考平层的改变为电源层，切换到GND层，需要和SI/EMC工程师确认是否添加缝补电容。

（6）建议时钟布线与对外接口，接手条，开关电源间距≥1000mil

（7）建议时钟信号与相邻层5H范围内并行布线的长度≤1000mil

总线

总线是两个或两个以上设备通讯的共享物理通路，是信号线的集合，是多个部件间的公共连线，用于在各个部件间传输信息。

接照工作模式不同，总线可以分为两种类型：一种是并行总线，一种是串行总线。

2.并行总线：

（1）建议总线优选内层布线，尽量增大与其它布线的间距

（2）除特殊要求外，单线设计阻抗保证50欧，差分设计阻抗保证100欧。

说明：一些特殊的阻抗如RAMBUS，要求单线分别为55欧和34欧，而RS485总线则要求差分阻抗120欧

（3）建议同一组总线保持布线基本等长，与时钟线遵循一定的时序关系，参照时序分析强果控制布线长度。

（4）建议尽可能的靠近本组总线的I/O电源或GND参考平面，保证参考平面的完整性

（5）上升时间小于1ns的总线，要求有完整参考平面，不得跨分割

（6）建议低位地址总线参照时钟布线要求

（7）蛇形绕线线的间距不得小于3倍线宽

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3.高速串行总线：

频率高于100Mbps的串行总线，在布线设计中除遵循并行总线通用的串扰控制，布线规则之外，还需额外考虑一些要求：

（1）高速串行总线需要考虑布线的损耗，确定线宽线长

（2）建议一般情况下线宽不小于5mil，布线尽量短

说明：但对3.125Gbps以上的信号，芯片到背板连接器的布线长度并非越短越好，具体长度结合芯片高速能力，连接器选型，板材等系统环境仿真，测试决定。

（3）高速串行总线除Fanout过孔外，尽量不要打孔换层。

（4）串行总线所涉及的插件管脚，速率达3.125Gbps以上时，应优化反焊盘以减少阻抗不连续带来的不射影响。

说明：在增大反焊盘时，需考虑到对电流，地平面通流能力所造成的影响

（5）建议高速串行总线布线换层时，选择使用过孔Stub最小的布线层，对于到连接器的信号，在布线空间有限时，过孔Stub短的布线层，优先分配给发送端。

说明：发送端信号能量强

（6）建议速率达3.125Gbps或以上时，信号过孔旁打地孔，AC藕合电容也要对反焊盘特殊处理。

（7）如果高速信号过孔采用背钻处理，需要考虑电源地平面通流能力变小，以及通流瓶颈变窄后的滤波环路电感增大带来的影响

（8）高速信号避开平面层的分割线，信号线边缘与分割线边缘空间水平间距保证3W。

（9）收发两个方向的高速信号，不能交叉在一起走线

4.差分线：

特点：差分线就是用两个幅度相同，极性相反的信号传输一路数据，依靠两根信号电平差判决逻辑状态的信号传输方式。

差分线有两种实现方式：同层藕合方式和相邻层藕合方式。

（1）如没有特殊要求，差分线均采用同层藕合方式布线

（2）除差分线两端1000MIL范围内，差分线在布线时要保持并行，线宽，线间距保持不变。

以上便是PCB设计中特殊信号线的处理知识，下期预告：电源通流与反馈信号处理。请同学们持续关注【快点PCB学院】。

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